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finfet工作原理_FINFET技术

来源:科技论文 时间:2018-08-26 点击: 推荐访问:finfet制程技术

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  摘要: CMOS的发展紧随摩尔定律的步伐不断缩小特征尺寸的同时,不断增加的亚阈值电流和栅介质漏电流成为了阻碍工艺进一步发展的主要因素。于是减少漏电流,提高器件的稳定性成为CMOS向22nm以下节点发展的重要挑战.独特的FinFET器件结构在抑制短沟道效应方面有着绝对的优势。本文将介绍FinFET技术以及它如何减少功耗和提高器件的性能。
  关键词:FinFET Tri-gateDouble-gate Bulk FinFET SOI FinFET 低功耗 短沟效应
  中图分类号:TP335 文献标识码:A 文章编号:1007-9416(2014)01-0066-03
  早期的IC制程基本都是基于传统的平面型晶体管结构,平面型晶体管指的是MOSFET的源极、漏极、栅极和沟道的横截面处于同一平面上的晶体管。虽然平面型晶体管技术发展至今已经相当的成熟,成本也日趋低廉,但随着特征尺寸的不断缩小,漏电流和短沟效应对性能的严重影响使得平面晶体管技术已达到瓶颈阶段。为延续传统平面晶体管技术的寿命,同时克服特征尺寸缩小带来的负面效应,制造厂商开发出了很多能够改善传统晶体管性能的技术。这些技术中,有面向改善沟道性能的应变硅技术和改善栅极性能的高K金属栅技术(HKMG)。虽然应变硅和HKMG技术曾经相当有效,但特征尺寸减小到32nm以后,这些技术也开始面临难题。例如,Intel的应变硅技术在32nm节点中已经发展到第4代,而在第4代应变硅技术中,PMOS管源漏区中eSiGe层掺杂的Ge元素比例已经达到了40%,所以很难再为沟道提供更高级别的应变。另外,其高K金属栅技术在32nm工艺中也已经发展到了第2代,其中High-K绝缘层的厚度已经减小到0.9nm,目前的技术,氧化层厚度很难再减薄下去1。所以,传统平面型晶体管所面临的问题越来越难解决。针对这一系列问题,一种新型器件结构Fin-type field-effect transistors (FinFETs)越来越受到人们的关注,Intel的22nm工艺便采用了这种结构。本文将介绍”FinFET”技术以及它如何缓解这些难题,成为目前小尺寸技术发展的方向。
  1 FinFET概述
  FinFET称为鳍式场效晶体管(Fin-type Field-effecttransistor),是一种新结构的互补式金属氧化物半导体晶体管。这项技术的发明人是加州大学伯克利分校的胡正明教授。在FinFET的架构中,闸门成类似鱼鳍的叉状3D结构,可于电路的两侧控制电路的接通与断开。图1便是传统的SOI FinFET结构。
  随着近年来对FinFET器件的白热化研究,现在的FinFETs已经发展成一个大的家族。从是否有SiO2埋氧层以及其特点出发,分为Silicon-on-Insulator(SOI)FinFET,Bulk FinFET,Body-on-Insulator(BOI)FinFET等,如图2所示;从Gate的数量和形状出发,分为双栅,三栅,Ω栅,环栅等,如图3,4所示。
  2 FINFET的优势
  FinFET器件相比传统的平面晶体管来说有明显优势.首先,FinFet沟道一般是轻掺杂甚至不掺杂的,它避免了离散的掺杂原子的散射作用,同重掺杂的平面器件相比,载流子迁移率将会大大提高。图5展现了Fin的掺杂对载流子迁移率的影响。
  另外,与传统的平面CMOS相比,FinFET器件在抑制亚阈值电流和栅极漏电流方面有着绝对的优势。FinFET的双栅或半环栅等立体鳍形结构增加了栅极对沟道的控制面积,使得栅控能力大大增强,从而可以有效抑制短沟效应,减小亚阈值漏电流。由于短沟效应的抑制和栅控能力的增强,finFET器件可以使用比传统更厚的栅氧化物,这样FinFET器件的栅漏电流也会减小。图6为FinFET与PDSOI(平面的全耗尽超薄晶体管,在平面晶体管中属于前沿技术)对漏电压感应源势垒下降效应(DIBL)的控制作比较。显然,FinFET优于PDSOI。
  并且,由于FinFET在工艺上与CMOS技术相似,技术上比较容易实现。所以目前已被很多大公司用在小尺寸IC的制造中.
  3 FINFET的工艺流程
  对于FinFET的制程工艺,我们以SOI FinFET为例。如图7,首先是源漏及沟道的图形定义;然后长栅氧和栅;再进行源漏注入和电极生长3。图8为Fin的形成.在工艺上,形成这种极细的fin需要使用间隔物(spacer)去光刻。这种间隔物在蚀刻过程中需要去除,再形成Fin。间隔物的宽度需要严格统一,以便减少Fin的宽度不统一带来的器件性能的不稳定性。在图9的左侧,工艺A的Fin的大小不统一,边缘不光滑,工艺B的Fin非常的整齐,右侧显示了两种工艺对短沟效应的控制能力。可见,形成规则度高度统一的Fin能大大提高器件的性能。
  4 FinFET性能的优化
  FinFET的性能很大一部份取决于晶向。当Fin是平行或者垂直于标准的(100)晶面的wafer时,FinFET的沟道是在(110)晶面上。硅的(110)晶面相比(100)晶面来说,空穴的迁移率增强,电子的迁移率减弱。为了同时获得NMOS和PMOS最大驱动电流,需要使用(100)的晶面作为NMOS的墙面,(110)的晶面作为PMOS墙面,如图10左所示。图10右显示了沟道在(100)晶面上时,P Fin和N fin载流子迁移率的差异。
  除了优化表面晶向来提高载流子迁移率的方法外,还可以通过使用应力覆盖层(strained capping layer),应变栅电极(strained gate electrode),P-FinFET用SiGe作为衬底生长硅,N-FinFET利用SiC层制成应变的源漏区等来提高载流子迁移率,进而提高FinFET器件的性能。   5 FINFET设计和制造的考量
  FinFET在制造中会构造多个Fin,以求获得更大的沟道宽度从来得到更大的电流.有实验表明5个Fin的器件其通过的电流是单Fin器件的5倍多.拿1个32nm的FinFET器件来说(如图11),FinFET的总的宽度Wtotal满足公式Wtotal=n×Wmin=n×(2×Hfin+Tsi)。n是Fin的个数,Wmin是最小宽度,Hfin是Fin的高度,Tsi是Fin的厚度)。
  6 工艺中面临的挑战
  虽然FinFET器件是22nm以下工艺最好的选择,但由于本身是在纳米级别上制造,所以面临着诸多挑战.首先,需要有更精确更好的半导体设备去精确Fin的尺寸,保证Fin边缘的光滑度来保持载流子的高迁移率.同时也要开发足够精确的测量仪器去检测器件的这些重要参数.其次,由于对短沟效应的控制和集成度的要求,鳍要做的更细,而更细的鳍,通道中的电阻就更大.再者,对于FinFET来说通过掺杂来调节阈值电压是非常难的,所以对于电路设计中多阈值电压的运用能否采用FinFET结构制造仍然有待解决.
  7 结语
  综上所述,FinFET结构相比传统的平面型晶体管能更好的抑制短沟效应.同时,由于不需要对沟道进行重掺杂,避免了离散的掺杂原子的散射作用,能提高载流子迁移率。由于能减少漏电流,提高稳定性,FinFET对于今后要发展的高集成,低功耗的器件来说是一个很好的解决方法,在器件尺寸发展到22nm以后取代平面型晶体管工艺是趋势.
  参考文献
  [1]HJCBUG,“最新晶体管制造技术前瞻”.微型计算机,2010,3.
  [2]Tsu-JaeKing,“FinFETs for Nanoscale CMOS Digital Integrated Circuits”,International Conference on Computer Aided Design (ICCAD"05), pp.207-210,2005.
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  [4]Huiming Bu“FinFET Technology A Substrate Perspective”,SOI conference,Tempe,Arizona,2011,978-1-61284-760-3/11,2011 IEEE.
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  [7]Xiao Deyuan,“Simulation of gate-all-around cylindrical transistors for sub-10 nanometer scaling”,JOURNAL OF SEMICONDUCTORS,Volume 29,No.3,2008.3.

本文来源:http://www.ho59.com/kj/15020/

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